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通過3D異質材料集成擴展摩爾定律
來源:中芯集成電路編譯自[semiwiki] | 作者:chnchip | 發布時間: 2021-05-21 | 178 次瀏覽 | 分享到:

關于摩爾定律的消亡,近來有很多討論。連續工藝節點的場效應晶體管密度的增加已從上一代每2 1/2年的2倍速度減慢摩爾在50年前發表的評論的經濟性質也受到了審查-每個晶體管的成本降低也有所 減少。

由于以下方面的要求,傳統的技術縮放模型已變得更加復雜:替代沉積和蝕刻設備;引入新的互連和介電材料;并且,越來越依賴于新的設計技術協同優化(DTCO)集成方法。

順便說一句,各種2.5D和3D多管芯封裝產品的出現導致使用了“摩爾定律”集成一詞這些封裝中管芯功能和工藝選擇的潛在多樣性為實現有效 密度和成本提供了其他折衷,這是摩爾定律的基礎。

盡管有關于摩爾定律的所有評論,但仍存在對新設備的巨大研發投資,這些新設備將繼續提供改進的性能,功率和面積。在由SEMI主辦的最近的高級半導體制造會議(ASMC)上,一個重點是Intel的Design Enablement副總裁兼總經理Gary Patton的主題演講,他概述了這些研發工作。他的“摩爾定律”演講對未來的技術功能提出了樂觀的看法。

加里介紹了向全柵極(GAA)器件的過渡,該器件有望成為FinFET的直接后繼產品。(隨著重新引入單個晶體管寬度又是設計參數的設備,可能需要重新解釋晶體管/ mm ** 2密度度量。)

FinFET到納米片的過渡

作為CMOS以外的潛在的長期過渡,正在開展許多研究計劃 ,例如2D半導體材料(的陣列),例如MoS2,WS2和WSe2。

在Gary的演講中,特別值得注意的是對工藝技術開發領域的描述,該領域可能未得到應有的考慮-異質半導體材料的3D單片集成,用于制造優化的nFET和pFET器件。這種方法提供了持續的器件縮放,成熟工藝制造技術的集成,并且建立在現有(基于CMOS)電路設計經驗的基礎上。

在詳細介紹某些整體式3D可能性之前,對異質材料的結合進行描述將是很有見地的。

氧化物鍵合和施主晶圓切割

單片3D集成的目標是為設備制造提供多種堆疊的半導體材料。在主晶片中制造晶體管的子集。隨后,將(不同半導體組成的)施主晶片結合到主體上,并劈開以在主體頂部上提供薄材料層,以用于后續的器件處理。下圖說明了晶圓處理流程。

單片結合流

斷裂路徑

全厚度主晶圓提供機械支撐;薄的施主層不會顯著增加整體厚度,從而可以使用現有的處理設備和制造流程。(正如不久將要討論的那樣,在處理供體層設備的熱預算方面存在一些限制,以免對現有的主機設備特性產生不利影響。)

簡而言之,準備3D整體堆棧的步驟順序為:

  • 器件在主體(300毫米)晶圓上制造
  • 主機晶片接受薄介電層的沉積(例如,SiN和SiO2的化學氣相沉積)
  • 拋光主機晶片表面(例如,使用化學機械拋光)
  • 使用優化的注入能量和劑量,對一個(300mm)供體晶圓進行H +(質子)注入
  • 供體晶圓和主晶圓鍵合

在鍵合主體和施主晶片之前,采用特定的晶片表面清潔化學方法。兩個晶片表面必須是親水的,“原子上光滑的”并且具有高密度的化學鍵合位點(以防止在界面處形成微孔)。

在特殊的對準器(帶有雙晶片卡盤)中,主晶片和施主晶片彼此相對放置,對準并接觸。在初始的晶圓對晶圓界面鍵合穩定之后,釋放施主卡盤。

然后,對復合材料進行熱退火步驟。該退火具有兩個關鍵功能:  加強鍵合界面,并允許注入的氫在半導體晶體中擴散,并成核形成H2。  

在施主晶片中會形成一個非常薄的H2層,其深度等于H +注入后最高的晶體位錯點。該H 2層在施主晶片晶體內引入了結構上較弱的界面。

  • 供體晶圓在內部H2界面處被劈開

機械邊緣力和/或熱循環的組合導致供體晶片在H2層深度處破裂。

  • 將得到的具有堆疊的半導體層序列的單片晶圓退火(以減少殘留的植入物損壞),并進行拋光

如上所述,破裂步驟可導致粗糙的表面形貌,該粗糙的表面形貌需要在隨后的器件制造和層到層接觸形成之前被拋光。

多年來,這種用于氧化物鍵合和施主層轉移的技術已用于絕緣體上硅(SOI)晶片制備的生產中。(對成核退火步驟中H +擴散,H2層形成以及對施主晶片晶體的結構影響的深入了解仍然是研究的活躍領域。)

加里的演講重點介紹了英特爾研究部門正在將這一層轉移技術應用于3D單片集成的兩個領域,以進一步擴展摩爾定律。

Si中的nFET,Ge中的pFET

先進工藝開發面臨的問題之一是Si中相對較弱的空穴遷移率,尤其是在較高的空穴自由載流子密度和電場下。當前的工藝技術在pFET器件通道中引入了壓縮機械應力,以提高空穴遷移率。最近的進步致力于直接在pFET器件通道中利用化學計量的Si和Ge的組合-即Si(x)Ge(1-x)-來利用Ge中更高的空穴遷移率。

英特爾研究團隊一直在使用3D單片集成技術,該技術使用鍵合在Si主晶片頂部的Ge施主層,如下圖所示。[1]

nFET Si pFET格摩爾定律

供體層厚度

在這種情況下,在用于nFET的主晶圓上制造了FinFET器件結構,而在Ge供體層中的pFET使用了GAA拓撲。如上所述,選擇nFET高K,金屬柵極,源/漏摻雜外延和接觸金屬的工藝流程和材料選擇,使其與Ge施主層的后續熱處理和pFET的制造兼容(例如, <600C)。

在制造GAA pFET源極/漏極Epi,器件氧化物和金屬柵極(使用替換柵極工藝)以及源極/漏極觸點之后,在兩個晶體管層之間形成通孔。

上面還說明了一個300mm晶圓上的Ge供體層厚度的示例分布圖,顯示了整體層轉移工藝的出色均勻性(整個晶圓上的變化<3nm)。

下圖顯示了3D單片反相器邏輯門(低至VCC = 0.5V)的最終3D橫截面,(短通道)Si nFET和Ge pFET特性,以及Vout與Vin傳輸特性。Ge pFET的離子對Ioff曲線說明了應變Si器件的改進特性。

鍺硅截面

硅鍺器件的特性

使用垂直堆疊在Si層頂部的Ge層進行異構集成為CMOS邏輯實現提供了獨特的機會,有助于擴展摩爾定律。

GaN主體上的Si施主晶片

上一節介紹了一種在Ge pFET中實現改善的空穴遷移率的方法。出現高級工藝開發問題的另一個領域是需要與常規CMOS邏輯集成的高效RF級設備。對5G(及更高版本)應用的需求要求毫米波功率放大器具有最佳的器件截止頻率(Ft)和最大振蕩頻率(Fmax)響應,具有低噪聲放大器相應的低噪聲特性以及具有快速開關速度的RF開關。增強型GaN器件出色的Ioff和低Ron吸引了高效集成穩壓器設計。

Gary強調了英特爾研究團隊為開發GaN器件與常規Si CMOS電路的單片異構集成所做的工作。[2]

下圖說明了在主機晶片(Si襯底)上的外延層中制造的各種GaN組件的制造-例如,增強型和耗盡型nFET,肖特基柵極FET和肖特基二極管(無高電平)。 -k柵極氧化物電介質)。還顯示了最終結構的橫截面。

GaN上的Si摩爾定律

氮化鎵上的Si截面

在這種情況下,施主晶片是Si,用于制造nFET和pFET器件,就像用于模擬功能,數字信號處理和邏輯/存儲器一樣。(P溝道GaN器件的制造極具挑戰性。)

以前的Si nFET和Ge pFET單片集成的電路級CMOS集成需要一致的(且具有攻擊性)設計規則,而(RF)GaN器件和(CMOS)Si器件的獨特應用使這兩種技術脫鉤。與Si FinFET相比,GaN器件的尺寸可能與FET相差很大(例如,對于Ron非常低,W> 10um),或者具有更長的溝道長度以支持高壓應用。

與在鍵合施主Ge pFET層之前制造的主體Si nFET一樣,GaN器件也可以承受后續施主Si層轉移和nFET / pFET器件制造的熱預算。

下面顯示了(長溝道)GaN增強模式和耗盡型nFET器件的典型Ids對Vg曲線,以及在施主層中制造的Si nFET和Si pFET器件的特性。

GaN器件特性摩爾定律硅施主層1中的pFET nFET

概括

FinFET器件在摩爾定律方面的下一個發展將是GAA拓撲。3D單片集成確實可以促進繼續摩爾定律的機會,將用于SOI晶片制造的鍵合層轉移技術擴展到更廣泛的半導體材料,例如Ge和GaN。這將有助于減輕與引入“超越CMOS”材料工藝相關的風險。

對于從高性能計算到高頻RF信號處理的各種應用,跟蹤各種類型的設備的垂直堆疊的進展和創新將非常有趣。

結語

一位學術界人士在ASMC上通過的評論引起了我的注意。他說:“我發現學生對追求微電子學作為研究領域的興趣正在減弱。他們聽到“摩爾定律已死”,并得出結論認為這一領域已經停滯了。” 

坦率地說,我想不起來比現在有更多的機會在設備研究,處理技術和電路/系統應用程序開發方面取得重大進展。如果您是閱讀本文的學生,請意識到擴展摩爾定律有許多激動人心的地方。




源文地址:https://semiwiki.com/semiconductor-manufacturers/intel/299262-extending-moores-law-with-3d-heterogeneous-materials-integration/
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